国际可重构计算杂志

传统的一个算法计算求值函数和对OPEN列表排序需要进行大量迭代操作，耗时较长。为了实现实时路径规划性能，硬件加速器的架构称为a在现场可编程门阵列(FPGA)中设计并实现了该加速器。为了解决计算瓶颈，引入了专门设计的8端口缓存和OPEN列表数组。系统片上芯片(SOC)设计在Xilinx Kintex-7 FPGA上实现加速器。实验结果表明，硬件加速器的性能提高是软件实现的37-75倍。适用于实时路径规划应用。

FPGA中的辐射耐受性是一个重要的研究领域，特别是在航空航天和卫星任务中使用的电子产品的可靠计算。这项研究背后的动机是由于辐射粒子引起的单事件效应，FPGA硬件的可靠性降低。冗余是一种常用的技术，可以提高辐射敏感应用的容错能力。然而，冗余在过度面积消耗，延迟和功耗方面具有开销。此外，冗余电路实现在结构和资源使用中变化，冗余插入算法以及使用的冗余阶段的数量。辐射环境在任务的操作时间范围内变化，具体取决于轨道和空间天气条件。因此，在相对于电流辐射水平的运行时，也应该在运行时优化引起的开销。在本文中，我们提出了一种称为动态可靠性管理（DRM）的技术，该技术利用辐射数据，解释它，选择合适的冗余级别，并执行运行时间重新配置，从而改变目标计算模块的可靠性水平。DRM由两部分组成。DRM的设计时刀具流量为具有不同性能因子的电路的各种冗余实现库。 The run-time tool flow, while utilizing the radiation/error-rate data, selects a required redundancy level and reconfigures the computation module with the corresponding redundant implementation. Both parts of DRM have been verified by experimentation on various benchmarks. The most significant finding we have from this experimentation is that the performance can be scaled multiple times by using partial reconfiguration feature of DRM, e.g., 7.7 and 3.7 times better performance results obtained for our data sorter and matrix multiplier case studies compared with static reliability management techniques. Therefore, DRM allows for maintaining a suitable trade-off between computation reliability and performance overhead during run-time of an application.

安全功能评估(Secure Function Evaluation, SFE)由于对个人数据的大量收集和挖掘而受到关注，但由于其计算成本高，仍然不现实。乱码电路(GC)是一种实现SFE的协议，它可以计算任何可以表示为布尔电路的函数，并获得结果，同时保持各方的输入私有。最近的进展导致了在软件中用于各种不同任务的乱码电路实现的激增。然而，这些实现是低效的，因此GC没有被广泛使用，特别是对于大问题。本研究研究、实现和评估使用fpga的异构计算平台的安全计算生成。我们设计并实现了SIFO:使用FPGA覆盖的安全计算基础设施。与传统的FPGA设计不同，采用了一个粗粒度的覆盖架构，它支持映射SFE问题，这些问题太大而无法映射到单个FPGA。提供的主机工具包括SFE问题生成器、解析器和自动主机代码生成。我们的设计允许重新利用FPGA来评估不同的SFE任务，而不需要重新编程，并充分探索了任何GC问题的并行性。与现有的软件平台相比，我们的系统显示了一个数量级的加速。

现场可编程门阵列（FPGA）通过加速计算昂贵的应用并实现低功耗来吸引行业和学术界的重要关注。由于其设备的灵活性和重新配置，FPGA是有趣的。云计算成为基础设施和计算资源非物质化的主要趋势。它提供“无限制”存储容量以及大量数据和应用程序，在多个（非域特定）设计人员之间具有更容易的协作。文献中的许多论文分别调查了云和FPGA，更准确地说，更精确地，他们的服务和挑战。预计FPGA和无限容量的应用程序的加速度将越来越普遍。随着越来越多的FPGA正在传统云中部署，澄清云FPGA是适当的，并且解决了在本地中使用FPGA的缺点。我们提出了一项关于云FPGA工作的调查，提出利用云中使用FPGA的优势。我们将这些研究分类为三个服务，以突出其利益和局限性。该调查旨在激励云FPGA的进一步研究。

今天使用的大型遗留科学规范可以从加速器设备上的执行中受益，如GPU和FPGA等加速器设备。将这种传统代码的手动翻译成特定于设备的并行代码需要大量的手动努力，并且是更广泛的FPGA采用的主要障碍。我们正在开发自动化优化编译器Tytra来克服这种障碍。TYTRA流程旨在自动编制遗留FORTRAN代码，以便基于FPGA的加速，同时应用合适的优化。我们介绍了专注于两个关键优化，自动的流程流水线和向量化．我们的编译器前端从可以被流水线化和向量化的传统Fortran代码中提取模式。后端首先创建细粒度和粗粒度管道，然后根据成本模型自动向量化内存访问和数据路径，为Amazon云上的FPGA目标生成OpenCL-HDL混合工作解决方案。我们的结果显示，与基线OpenCL代码相比，性能提高了4.2倍。

嵌入式视频应用程序现在涉及到复杂的交通系统，如自动驾驶车辆和驾驶员辅助系统。随着硅容量的增加，目前可用的设计工具的设计生产率差距增大。因此，高级合成(HLS)工具的出现是为了通过将设计工作转移到更高的抽象级别来减少这种差距。在本文中，我们将ViPar作为一个工具，用于在更高的设计级别上探索不同的视频处理架构。首先，我们提出了一个专门用于视频应用的可参数化并行架构模型。其次，针对该体系结构模型，我们开发了ViPar工具，该工具具有两个主要特性:(1)引入了基于硬件利用率和工作频率的经验模型来估算功耗。此外，我们还推导了空间探索过程中每个设计点的硬件利用率和执行时间的估算公式。(2)通过定义并行视频架构的主要特征，如并行级别、输入/输出端口数量、像素分布模式等，ViPar工具可以自动生成用于硬件实现的专用架构。在实验验证中，我们使用ViPar工具在Xilinx Zynq ZC706板上自动生成了一个高效的多窗口绝对差和立体匹配算法的硬件实现。我们成功地提高了设计效率，通过快速收敛到与我们的系统在功耗、硬件利用率和帧执行时间方面的约束相匹配的适当设计。