国际可重构计算杂志

国际可重构计算杂志
期刊指标
录取率 27%
提交最终决定 18天
接受出版 23天
CiteScore 2.000
影响因子 -

动态可重构sopc中片上热状态的运行时预测方法

阅读全文

杂志简介

国际可重构计算杂志旨在为研究人员和专业工程师在可重构计算的理论和实践方面工作的大型社区提供服务。

编辑焦点

国际可重构计算杂志拥有一个由来自世界各地的实践研究人员组成的编辑委员会,以确保手稿由研究领域的专家编辑处理。

特殊的问题

你认为有一个新兴的研究领域真的需要被强调吗?或者是一个被忽视的现有研究领域,或将受益于更深入的研究?通过领导一个特刊来提高一个研究领域的知名度。

最新文章

更多的文章
研究文章

A的FPGA实现 实时路径规划算法

传统的A 算法由于计算评价函数和对OPEN列表进行排序需要进行大量的迭代操作,耗时较长。为了实现实时路径规划性能,硬件加速器的架构称为a 在现场可编程门阵列(FPGA)中设计并实现了加速器。为解决计算瓶颈,特别设计了8端口缓存和OPEN列表数组。在Xilinx Kintex-7 FPGA上实现了片上系统(SOC)设计 加速器。实验表明,硬件加速器相对于软件实现的性能提高了37-75倍。它适用于实时路径规划应用。

研究文章

基于fpga系统的动态可靠性管理

fpga的辐射耐受性是一个重要的研究领域,特别是用于航空航天和卫星任务的电子产品的可靠计算。本研究的动机是由于辐射粒子引起的单事件效应导致FPGA硬件可靠性的降低。冗余是提高辐射敏感应用程序容错能力的常用技术。然而,冗余带来了过多的区域消耗、延迟和功耗方面的开销。此外,冗余电路实现的结构和资源使用也随着冗余插入算法和所使用的冗余级的数量而不同。在执行任务的时间跨度内,辐射环境因轨道和空间天气条件的不同而不同。因此,由于冗余造成的开销也应该在运行时相对于当前的辐射水平进行优化。在本文中,我们提出了一种称为动态可靠性管理(DRM)的技术,该技术利用辐射数据,解释它,选择合适的冗余级别,并执行运行时重新配置,从而改变目标计算模块的可靠性级别。DRM由两部分组成。DRM的设计时工具流生成了具有不同性能因素的各种冗余电路实现的库。 The run-time tool flow, while utilizing the radiation/error-rate data, selects a required redundancy level and reconfigures the computation module with the corresponding redundant implementation. Both parts of DRM have been verified by experimentation on various benchmarks. The most significant finding we have from this experimentation is that the performance can be scaled multiple times by using partial reconfiguration feature of DRM, e.g., 7.7 and 3.7 times better performance results obtained for our data sorter and matrix multiplier case studies compared with static reliability management techniques. Therefore, DRM allows for maintaining a suitable trade-off between computation reliability and performance overhead during run-time of an application.

研究文章

SIFO:使用FPGA覆盖的安全计算基础设施

安全功能评估(SFE)由于个人数据的大量收集和挖掘而受到关注,但由于其计算成本大,仍然不切实际。乱码电路(Garbled Circuits, GC)是一种实现SFE的协议,它可以计算任何可以表示为布尔电路的函数,并在保持各方输入私有的情况下获得结果。最近的进展导致了在软件中实现各种不同任务的乱码电路的激增。然而,这些实现效率很低,因此GC没有得到广泛应用,特别是对于大问题。本研究使用具有fpga的异构计算平台调查、实现和评估安全计算生成。我们设计并实现了SIFO:使用FPGA覆盖的安全计算基础设施。与传统FPGA设计不同,采用粗粒度覆盖架构,支持将SFE问题映射到单个FPGA。提供的主机工具包括SFE问题生成器、解析器和自动主机代码生成。我们的设计允许重新利用FPGA来评估不同的SFE任务,而不需要重新编程,并充分探索任何GC问题的并行性。与现有的软件平台相比,我们的系统显示了一个数量级的加速。

评论文章

从FPGA到支持云到FPGA的云:最先进的状态

现场可编程门阵列(FPGA)通过加速计算成本高的应用和实现低功耗而受到业界和学术界的广泛关注。fpga由于其设备的灵活性和可重构性而引起人们的兴趣。云计算成为基础设施和计算资源去物质化的主要趋势。它提供了“无限的”存储容量和大量的数据和应用程序,使多个(不是特定于领域的)设计人员之间的协作更容易。文献中的许多论文分别研究了Cloud和FPGA,更准确地说,研究了它们的服务和挑战。FPGA对应用程序的加速和云的无限容量预计将越来越普遍。随着越来越多的FPGA被部署在传统的云中,有必要明确什么是云FPGA以及解决在本地使用FPGA的哪些缺点。我们对云FPGA工作进行了调查,这些工作被提出来利用在云中使用FPGA的优势。我们将这些研究分为三种服务,以强调它们的好处和局限性。本研究旨在推动云FPGA的进一步研究。

研究文章

fpga科学代码的自动流水线和向量化

目前使用的大量遗留科学代码可以从gpu和fpga等加速器设备上的执行中受益。手动将这种遗留代码转换为特定于设备的并行代码需要大量的手工工作,这是广泛采用FPGA的主要障碍。我们正在开发一个自动优化编译器TyTra来克服这个障碍。TyTra流程旨在自动编译遗留的Fortran代码,用于基于fpga的加速,同时应用适当的优化。我们将流的重点放在两个关键的优化上,即自动优化流水线而且向量化.我们的编译器前端从可以流水线化和向量化的遗留Fortran代码中提取模式。后端首先创建细粒度和粗粒度的管道,然后根据成本模型自动向量化内存访问和数据路径,为Amazon云上的FPGA目标生成OpenCL-HDL混合工作解决方案。我们的结果表明,与基准OpenCL代码相比,性能提高了4.2倍。

研究文章

ViPar:并行视频处理架构的高级设计空间探索

嵌入式视频应用现在涉及到复杂的交通系统,如自动驾驶汽车和驾驶员辅助系统。随着硅容量的增加,当前可用设计工具的设计生产率差距也在扩大。因此,高级合成(HLS)工具的出现是为了通过将设计工作转移到更高的抽象级别来减少这种差距。在本文中,我们将ViPar作为在更高设计级别上探索不同视频处理架构的工具。首先,我们提出了一个专用于视频应用的可参数化并行架构模型。其次,针对该架构模型,我们开发了具有两个主要特点的ViPar工具:(1)引入了基于硬件利用率和工作频率估计功耗的经验模型。此外,我们还推导了空间探索过程中每个设计点的硬件利用率和执行时间的估计方程。(2)通过定义并行视频架构的并行度级别、输入/输出端口数量、像素分布模式等主要特征,ViPar工具可以自动生成专用架构用于硬件实现。在实验验证中,我们使用ViPar工具在Xilinx Zynq ZC706板上自动生成了一种高效的多窗口绝对差和立体匹配算法的硬件实现。我们成功地通过快速收敛到适合我们在功耗、硬件利用和帧执行时间方面的系统约束的适当设计来提高设计效率。

国际可重构计算杂志
期刊指标
录取率 27%
提交最终决定 18天
接受出版 23天
CiteScore 2.000
影响因子 -
提交